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FIFO Enable: se il
bit0 è posto a 1
è possibile l'uso sia del
buffer FIFO in
Trasmissione che del
buffer FIFO in
Ricezione; ogni byte contenuto in entrambi i buffer e nei relativi registri a scorrimento
(Transmit Shift Register,
TSR e
Receive Shift Register,
RSR, descritti nella trattazione del
Registro
di Ricetrasmissione Dati
[port_8])
viene azzerato forzando questo
bit a 0; per programmare gli altri bit
del registro
bit0 deve essere a 1 |
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Receiver FIFO Reset:
forzando il
bit1 a 1
il contenuto del
FIFO in
Ricezione viene azzerato;
anche il suo contatore logico e il
bit1 stesso sono forzati automaticamente a
0, mentre il relativo
registro
a scorrimento
(Receive Shift Register,
RSR, porterà a termine la ricezione del
dato in arrivo, lasciandolo a disposizione |
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Transmit FIFO Reset:
forzando il
bit2 a 1
il contenuto del
FIFO in
Trasmissione viene azzerato;
anche il suo contatore logico e il
bit2 stesso sono forzati automaticamente
a
0, mentre il il dato in uscita dal
relativo
registro
a scorrimento
(Transmit Shift Register,
TSR), sarà spedito regolarmente |
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DMA Mode Select: se il
bit3 è posto a 1
(e anche
bit0=1,
cioè i FIFO sono abilitati) i segnali presenti sui pin
RXRDY e
TXRDY
dell'UART
cambiano modo di funzionare, da Mode0 a
Mode1 |
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Reserved:
i
bit4 e
bit5 sono sempre a
0 (non usati da nessuna versione di
UART) |
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Receiver Trigger:
i
bit6 e
bit7 forniscono un codice binario
associato al numero di bytes (detto trigger level)
che devono essere presenti nel
FIFO in
Ricezione per generare la richiesta di
Received Data Available
Interrupt; in dettaglio:
00=1 byte, 01=4 bytes,
10=8 bytes e 11=14 bytes |
