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MR (pin35):
questa linea (attiva
alta, Master Reset)
è posta a 1 per
reinizializzare la logica
di controllo: i segnali d'uscita vengono resi
non attivi cioè
INTRPT
a 0 e
OUT1,
OUT2,
RTS
e
DTR a 1
come SOut,
per ribadire che non c'è dato sulla linea);
inoltre sono azzerati entrambi i
buffer FIFO e molti
registri dell'UART,
ad eccezione di quelli di dato (Receiver
Buffer e Transmitter Holding) e
divisori di frequenza (Divisor Latches)
che mantengono inalterato il valore presente prima dell'attivazione di questo
segnale. Questo ingresso è bufferizzato da una
logica TTL trigger di Schmitt |
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WR
(DOStr, pin18)
e WR (DOStr, pin19):
questo segnale (Write,
Data Output Strobe), disponibile in forma
attiva bassa e
attiva alta,
abilita il processore a scrivere
dati o parole di controllo
nei registri interni dell'UART, se esso è
abilitato; poichè i segnali sono alternativi
(non possono essere attivi contemporaneamente) uno dei 2 deve essere
non attivo |
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RD
(DIStr, pin21)
e RD (DIStr, pin22):
questo segnale (Read,
Data Input Strobe), disponibile in forma
attiva bassa e
attiva alta,
abilita il processore a leggere
dati o parole di stato
dai registri interni dell'UART, se esso è
abilitato; poichè i segnali sono alternativi
(non possono essere attivi contemporaneamente) uno dei 2 deve essere
non attivo |
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DDis (pin23):
questa linea (attiva
alta, Driver Disable)
è posta a 1 quando il processore
legge dati o
parole di stato dall'UART;
può essere usata per controllare la direzione
del flusso dei dati sul data bus transceiver |
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TxRdy
(Transmit
Ready, pin24) e
RxRdy
(Receive
Ready, pin29):
queste linee, come anticipato, sono le uniche non disponibili sull'UART
8250 originale; nelle versioni successive ad esse
è affidato il compito di permettere l'uso del DMA (Direct Memory Access)
e possono operare in 2 modi:
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il Mode0
(detto 16450
mode) è selezionato quando i buffer
FIFO sono disabilitati con l'aiuto di bit0
del
Registro
di Controllo FIFO o quando i
buffer FIFO sono abilitati ma il
bit3 (DMA Mode Select)
dello stesso
Registro
di Controllo FIFO è forzato
a 0; il Mode0 supporta il
DMA a trasferimento singolo (single transfer DMA),
operato tra i cicli di bus del processore; il segnale
RxRdy
andrà basso (attivo) quando è presente almeno un
byte nel Registro di Ricezione e tornerà alto (inattivo) quando
il medesimo Registro risulta azzerato; il
segnale
TxRdy
andrà basso (attivo) quando il
Registro di Trasmissione non
contiene dati e tornerà alto (inattivo) quando
nel medesimo Registro è presente almeno un
byte |
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il Mode1
(detto FIFO mode) è selezionato
quando i buffer FIFO e il
DMA Mode sono attivi, cioè quando i bit0
e bit3 del
Registro
di Controllo FIFO sono entrambi a
1; il
Mode1 supporta il DMA a trasferimento
multiplo (Multi-transfer DMA),
operato continuamente fino a quando i FIFO sono
rispettivamente vuoto (Ricevitore) o pieno (Trasmettitore)
; il segnale
RxRdy
andrà basso (attivo) quando si raggiunge
il trigger level o quando si ha un
TimeOut e tornerà alto (inattivo)
quando il Buffer FIFO del Ricevitore è
completamente vuoto; il segnale
TxRdy
andrà basso (attivo) quando il
Buffer FIFO del Trasmettitore non
contiene dati e tornerà alto (inattivo) quando
esso è completamente pieno |
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