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Sezione Data Sheet

  LOGICA CMOS - DECODER a 7 SEGMENTI

DECODER CMOS 4511  2/8 [51 di 87] 

 

    4511 - Decoder da BCD a sette segmenti [CMOS] per digit a catodo comune
     
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Come succede per il TTL 9368 prima di raggiungere il Decoder le linee d'ingresso attraversano una Memoria D-Latch; l'utilizzo di questo tipo di memoria non è molto frequente e questo è uno dei casi più peculiari; è noto che i suoi quattro elementi (flip-flop) sono attivati sul livello della linea di sincronismo (LE, Latch Enable, pin5), che li controlla contemporaneamente:
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quando LE è a livello 0, fissato al negativo dell'alimentazione, i 4 bit del Codice BCD applicato in ingresso passano inalterati a valle della memoria, che risulta essere trasparente (... come non ci fosse) nei loro confronti, così come fosse una porta aperta (l'uscita insegue l'ingresso)

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nell'istante in cui LE passa da un livello basso ad uno alto (cioè sul fronte di salita di LE) le uscite D-Latch "scattano" sul codice binario presente su di esse in quel momento, tenendolo bloccato (memorizzandolo) fino a quando la linea LE verrà riportata a livello 0

    

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Da notare la notazione logica che mette in evidenza queste specifiche (graficamente, con la presenza del pallino sulla linea d'ingresso, e formalmente, soprasegnando il segnale LE): in condizioni di funzionamento normale (oppure se l'azione della memoria non è desiderata) questo pin5 va posto a massa!

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Si tratta di uno dei più frequenti errori dei giovani virgulti che, dimenticandolo scollegato, si disperano perché il digit collegato al Decoder rimane bloccato anche quando è attivo un conteggio in ingresso!!

    

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La presenza della Memoria è decisamente importante nelle applicazioni non governate da microcontrollori; in queste ultime è invece sostanzialmente inutile perché le stesse porte d'uscita di un microcontrollore o la porta parallela di un PC, da cui assumerà i 4 bit necessari per esercitare il controllo del suo digit, sono esse stesse intrinsecamente "Memoria".

 
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Resta da valutare l'utilità di questa Memoria; se questo componente è collegato a valle di un Contatore potrà disporre in ingresso di un codice a 4 bit riproposto ciclicamente dal valore minimo, (0000)2, a quello massimo, (1001)2, con cadenza imposta dalla frequenza dell'onda quadra applicata, per esempio ogni secondo se il clock è di 1 Hz:
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mantenendo a massa l'ingresso LE del Decoder il digit ad esso collegato mostrerà le corrispondenti cifre decimali, variabili con la stessa cadenza

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non appena LE viene scollegato da massa il numero sul digit non subirà aggiornamenti, ma il conteggio in ingresso continuerà regolarmente!!

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mantenendo alto questo ingresso, ogni volta che si fornisce un breve impulso basso il numero sul digit cambierà in funzione del codice presente in quel momento sugli ingressi DCBA, rimanendo invariato fino al successivo impulso

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naturalmente il Contatore coinvolto nella prova deve essere una Decade CMOS, per esempio un 4029, Binary/Decade up/down counter

    

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Questo artificio torna molto utile in alcune applicazioni, per esempio:
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per generare l'effetto intertempo nel progetto di un cronometro digitale, congelando il tempo corrente per qualche istante

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per consentire la visualizzazione del valore misurato da uno strumento digitale (per esempio un frequenzimetro) attivandola solo alla fine di ogni ciclo del conteggio: in questo modo si evita di renderla illeggibile, come sarebbe se il valore fosse mostrato mentre il conteggio è in corso (in sostanza la misura della frequenza si esegue contando i fronti attivi del segnale da misurare in un intervallo di grande precisione fissato dalla base dei tempi e mostrandone il valore solo alla fine)

    

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